更高的集成解决了先进时钟应用中的挑战

11-05-2015 |  |  By 胡安科克斯

在需要高度准确的时钟的应用中,有几种替代方案用于满足频率精度,超低相位抖动和高扇出的组合。 Micrel营销总监Juan Conchas。

虽然几乎所有电子设备都需要时钟,但只有某些应用程序需要严格控制相位抖动,杂散内容和频率精度。通信应用,例如,无论是通过无线,同轴,双绞线还是光纤介质,都有严格的时钟参数要求,以便启用鲁棒链路。由于工程师Striveto实现了更高的数据速率和增加的端口数,因此源时钟的要求变得更加严格。工程师不可避免地努力寻找解决所有要求的解决方案,同时提供保持良好的链路完整性所需的性能。使用更高度集成的时钟发生器可以缓解到工程师的设计挑战。本文将重点关注各种挑战工程师面临的各种挑战,同时努力满足更高的数据速率,并讨论与每个选项相关的各种权衡。

在考虑到当今港口密度高的趋势和更高的数据速率时,工程师通常面临三项重大挑战。第一个挑战是生成符合通信协议的输出中心频率和频率精度的时钟信号。第二个问题是,信号必须满足处理器,SERDES或ASIC制造商指定的相位噪声或相位抖动要求。并且最终试验是更高的端口计数需要将时钟信号扇动到多个IC,同时通过复合扇出或信号电平翻译的多个阶段来最小化相位噪声劣化。

To solve the first challenge of generating a stable and low noise output frequency, engineers typically fall back on quartz technologies. There are, of course, other technologies including MEMS (micro electromechanical systems). However, quartz offers the engineer the benefits of high Q-factor, self-compensation over temperature and reliability. A good Q of >100,000 enables low close in phase noise that readily meets -70dBc/Hz at 10Hz offset. Lower phase noise can be achieved using special techniques. The self-compensating qualities of the crystal lattice maintain resonant frequency within +/-10 to +/-20 parts per million (PPM) from -40°C to +85°C, again meeting the requirement of most communications applications. The crystal only needs to be externally temperature compensated if stability below +/-10PPM needs to be guaranteed. Moreover, since quartz has been manufactured in high volume for decades, failure modes have been weeded out of the manufacturing process, making this choice both reliable and robust.

最常用的石英谐振器以10MHz和80MHz之间的基力运行。虽然这些频率的供应商丰富,但石英晶体的增长和加工仍然是一个长期的延期,因此需要仔细的供应链管理。作为晶体制造能力的能力,行业范围内的短缺频繁且由于诸如手机等少数大容量应用而占用。石英晶体供应链管理可能是一个艰巨的任务,特别是对于可能与大型水晶供应商有直接关系的较小组织。

许多通信链路依赖于更高频率的引用,例如156.25MHz,用于以太网或212.5MHz用于光纤通道。由于不同的制造技术,所以需要高于80MHz的晶体的挑战是必要的,并且较少的晶体供应商支持这种频率范围。

大多数通信应用依赖于良好的频率准确性。例如,以太网和光纤通道指定在设备的寿命范围内不超过+/-100ppm的频率漂移。尽管石英晶体可以容易地适应这一点,但工程师必须确保晶体和振荡器电路之间的配合界面受到良好控制。图1显示了可用于计算振荡的中心频率的电气模型。参数L1(运动电感),RR(串联电阻),C1(运动电容)和C0(分流电容)取决于晶体设计和制造,而CL(负载电容)取决于由于外部电容器引起的有意和寄生负载-Chip电容器和迹线和放大器门的杂散电容。 RNEG(放大器负电阻)由晶体振荡器电路设计和工艺决定。

图1

图1.石英振荡器振荡的中心频率取决于包括CL的多个参数,包括流程板和器件电容。

在大多数情况下,所有参数都由晶体,电容器和振荡器供应商指定。然而,寄生板电容的贡献是系统设计工程师的责任。下面的等式1显示了少量过量的微量电容可以具有的效果。参数DFL是由负载电容(DCL)的变化引起的频移的总频移。对于C1,C0和CL的标称值,1PF过量的电容将通过76ppm将输出频率变为输出频率。概要+/- 20ppm温度漂移和一些老化,频率可能会漫步。保持所有寄生虫的受控布局和核算是实现良好准确性的关键。请注意,DFL的单位位于PPM中,C1在PF中位于PF中的DCL,C0和CL。

等式1:DFL = 2000×C1×DCL /(C0 + CL)²

图2示出了包括典型通信链路的PLL级联。时钟发生器为变送器提供基本时钟。该时钟乘以线速率,并且接收PLL以线速率锁定到数据,并为数据恢复提供时钟。每个PLL的抖动传递函数是低通滤波器,其追踪时钟相位噪声的低频分量,而是拒绝切断频率高于截止频率的相位噪声。这意味着只有一部分时钟相位噪声会影响到通道上的数据输出。其余的是过滤的。在许多情况下,特别是考虑到今天的先进的Serdes设计,发射器和接收器具有非常高的截止频率,有时大于40MHz。这意味着时钟相位噪声的大部分将通过发射机时钟倍增器并显示在通道上。

MICREL-FIGN-2

图2. TX时钟乘法器的带宽确定了在通信信道上出现的时钟相位抖动的一部分。

因为只有一部分抖动影响通信链路,ASIC和处理器供应商指定集成带。对于OC-48,感兴趣的集成带是12kHz至20MHz偏移量。然而,大多数时钟供应商都在提供12kHz至20MHz综合相位噪声的标准化,作为最终用户可以使竞争设备之间的苹果与苹果比较的常见优点。今天的处理器需要在更广泛的集成带宽下进行低相位抖动,因此需要在时钟的时钟指定12kHz到40MHz带宽。

总时钟相位抖动应占整个抖动预算的小百分比,通常是单位间隔的0.1到0.3。 12Gbps线速率的单位间隔为83ps。在这种情况下,总时钟抖动应远小于8ps峰到峰。误差率为10-12表示RMS相位抖动不应超过0.6pps。对于25Gbps线路速率,建议的RMS时钟抖动为0.3ps。

它足以产生这种低相位抖动时钟,但是通过要求扇出时钟信号到多个设备的要求,挑战是复杂的。抖动要求不限于时钟发生器源,而是通过整个时钟树引用总累计抖动。这提出了当今系统设计中的最终挑战。 扇出要求包括所有时钟需要相同电压和逻辑电平类型的要求。例如,4端口12G光纤通道开关可以使用212.5MHz低抖动时钟参考的多个副本,所有LVDS逻辑和所有来自2.5V电源的电源。像FPGA这样的其他设备可能需要使用LVDS输出逻辑的OUTPUTS,而两个使用LVCMOS。在许多情况下,扇出阶段可能会造成抖动,更典型的破裂,遇到抖动的条件。

公式-2

等式2在级联多个阶段时占总RMS相位抖动。总抖动是各个RMS抖动值的根均方总和。当级联扇出阶段时,最终用户必须确定RMS相位抖动不会累积足够高,以降低链路。使用带有0.25ps rms相位抖动的时钟发生器,并级联具有0.5ps添加剂RMS抖动的扇出缓冲器,将总性能降低至0.56ps rms。由于信号完整性或电源噪声差,级联多个阶段也可能引入抖动。

使用高集成时钟发生器可以获得更快,更容易,更有效的方法来实现时钟树。具有集成输出缓冲器的这种时钟发生器可以缓解在级联组件上计算累积相位抖动的负担。这种装置接受低成本的水晶;生成所需的输出频率,乘以必要时乘以多个时钟。在同一设备上混合和匹配输出逻辑类型和输出电源电压轨的能力提出了一种额外的便利因子,可节省组件计数并加快设计。只要晶体的建议紧密遵循,最终用户可以满足在扇出阶段输出时指定的200FS的输出抖动,包括串扰的效果,同时保持紧密的频率精度。对于复合累积的抖动没有计算是必要的。

为最高级别的集成和易于设计,一个完全集成的时钟发生器,如MX85,提供高度集成时钟的所有优势,但也集成了晶体。通过集成晶体,这些设备消除了与石英相关的设计和供应链问题。最终用户在小于5mm×7mm外形系数中获得一个具有保证的输出频率公差的单个设备,可产生高达两个频率。紧密耦合的片上扇形舞台,具有超低噪声的噪声,导致行业领先的227FS RMS相位抖动,如图3所示,即使对于广泛的12kHz至40MHz集成带。这解决了下一代通信标准的要求,同时还原了板空间,减轻了时钟和时序传统上传统的所有设计挑战。

图3.

图3. MX852BB0030集成了整个时钟树,包括晶体和扇出缓冲器,在扩展的12kHz到40MHz集成频段上实现令人印象深刻的227FS RMS相位抖动。

总之,有几种替代方案用于满足下一代终端系统所需的频率精度,超低相位抖动和高扇出的组合。今天的高度集成时钟解决方案提供了性能,同时避免了晶体设计的设计风险,复杂性和分析,石英晶供应链管理和带有大型扇出缓冲区的多个PLL时钟发​​生器级联。

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由Juan Conchas.

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