PCI Express Gen 5时钟和缓冲器在性能和功率方面引发

18-04-2019 | Silicon Laboratories Inc. | 半导体

Silicon Labs推出了全面的定时解决方案组合,可提供最佳的抖动性能,以满足最新一代PCI Express(PCIe)5.0规格,具有显着的设计边距。 SI5332任何频率时钟家族都会产生PCIe Gen 5参考时钟,抖动性能为140FS RMS,优化PCIe Serdes性能,同时满足Gen 5规范,具有边距。时钟会生成PCIe和通用频率的任何混合,允许在各种应用中进行时钟树整合。

该公司还提供Si522xx PCIe时钟发电机和Si532xx PCIe缓冲区系列,可提供两个,四个,八个或十二个PCIeGen 1/2 / 3 / 4/5标准的输出,使其成为宽敞的拟合数据中心应用中PCIe端点的混合。

该公司的新时钟设备完全符合PCIe Gen 5常用时钟,SRNS和SRIS建筑。尽管PCIe Gen 5具有更严格的抖动需求,但该公司的新产品不需要离散电源过滤组件,简化PCB布局,同时确保板级噪音不会降低时钟抖动性能。板设计人员可以使用删除兼容的Si5332,Si522xx和Si532xx时钟无缝地迁移现有的PCIeGen 1/2/3/4设计,以便轻松升级电流设计,以利用更快的PCIe串行接口。

“硅实验室致力于提供一流的时序解决方案,以便于迁移到高速PCI Express,”硅实验室的时序产品总经理James Wilson表示。 “数据中心设计师希望利用PCIeGen 5来增加CPU和工作负载加速器之间的互连速度,包括GPU,FPGA和专用加速器解决方案。增加网络,存储和AI资源之间的带宽将有助于使行业过渡到400g以太网。“

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